|
Рис. 1 Структура электропривода постоянного тока с микропроцессорным управлением В состав МП контроллера входят два модуля: процессорный и интерфейсный. Процессорный модуль осуществляет отработку управляющих про грамм для реализации алгоритма управления ЭП ПТ. Интерфейсный модуль обеспечивает связь процессорного модуля с электроприводом: преобразование цифровых сигналов в аналоговые и наоборот, промежуточное хранение данных и фиксацию управляющих сигналов. Проектируемый МП контроллер обеспечивает следующий алгоритм работы ЭП ПТ. Перед пуском ЭД, т.е. перед подачей Uупр, МП контроллер проверяет наличие сигнала "Готовность", поступающего с электропривода (наличие пи тающего напряжения, снятие различных блокировок и т.д.). При отсутствии данного сигнала МП контроллер не производит пуск ЭД и выдает сигнал "Сбой" на световой индикатор. Если сигнал "Готовность" присутствует, то процессорный модуль МП контроллера выдает в интерфейсный модуль цифровой эквивалент Uупр, который цифро-аналоговым преобразователем преобразуется в аналоговую величину. После подачи Uупр на электродвигатель МП контроллер осуществляет программным способом определенную по времени задержку, необходимую для разгона ЭД до заданной частоты вращения, а затем вводит цифровой эквивалент напряжения ТГ. Преобразование аналоговой величины UТГ в цифровую осуществляется в интерфейсном модуле аналого-цифровым преобразователем. После ввода UТГ МП контроллер приступает к сравниванию ее величины с yровнем Uупр. Если уровень UТГ соответствует Uупр, то пуск произошел в нормальном режиме. Если соответствия нет, то имеет место нештатная ситуация, например, перегрузка ЭД. В этом случае МП контроллер выдает нулевой уровень Uупр (останов ЭД) и сигнал "Сбой", который индицируется светодиодом в интерфейсном модуле. При пуске ЭД могут возникнуть различные аварийные ситуации. При наличии сигнала "Авария" МП контроллер должен прервать подпрограмму пуска, остановить ЭД и выдать сигнал "Сбой". 3. Проектирование блока центрального процессораСтруктурная схема блока ЦП представлена на рис. 2. В его состав кроме ЦП и системного генератора СГ ( на рис. не показан) входят: - однонаправленный буфер шины адреса БШA; - системный контроллер СК, объединяющий двунаправленный буфер шины данных, регистр словосостояния и логическую схему формирования шины управления. Включение БША должно быть таким, чтобы все 16 разрядов ША передавались с его входа на выход. Так как ШД двунаправленная, то направлением передачи информации через СК необходимо управлять. Это осуществляет сигнал "Прием" (ПМ). При уровне лог. 1 сигналы с ШД через СК должны передаваться в ЦП, а при лог. 0 - из ЦП в ШД. В начале каждого машинного цикла микропроцессора на ШД выдается восьмиразрядное словосостояние ЦП, отдельные разряды которого используются для формирования сигналов ШУ. Словосостояние ЦП определяет действия, выполняемые микропроцессором в данном машинном цикле (чтение/запись ЗУ, чтение/запись внешних устройств (ВУ) и т.д). Словосостояние фиксируется в СК по сигналу "Строб со стояния" (СС) от системного генератора и хранится в нем до окончания машинного цикла. СК также служит для формирования следующих управляющих сигналов ШУ: - - чтение контроллера прерывания; - - запись в память; - - запись во внешнее устройство; - - чтение с внешнего устройства; - - чтение из памяти. Сигналы ПМ и , ("Выдача") в логической схеме используются для стробирования управляющих сигналов. Схема подключения СГ к ЦП стандартная. Кварцевый резонатор BQ 1 обеспечивает возбуждение генератора. Интегрирующая цепочка RC служит для первоначального сброса СГ и ЦП при включении питания, а кнопка SB1 - для принудительного сброса. На входе "Готовность" ГT присутствует уровень лог.1, т.к. предполагается, что быстродействие ЗУ и ВУ соизмеримо с быстродействием ЦП. 4. Проектирование блока запоминающих устройствСогласно заданию блок ЦП состоит из следующих устройств: - Центральный процессор КР580 ВМ80 - Системный генератор КР580 ГФ24 - Буфер шины адреса КР589 АП16 - Буфер шины данных КР580 ВК28 Рассмотрим подробно работу блока ЦП. Главным элементом блока ЦП является микропроцессор. Он подключен по стандартной схеме к системному генератору. Кварцевый резонатор BQ1 обеспечивает возбуждение генератора. Интегрирующая цепочка RC обеспечивает первоначальный сброс системного генератора и микропроцессора при включении питания. Кнопка SB1 предназначена для принудительного сброса. На вход генератора «Готовность» подается лог. 1, так как предполагается, что быстродействие ЗУ и ВУ сопоставимы с быстродействием ЦП. Работа ЦП представляет собой последовательное циклическое выполнение набора инструкций. Во время машинного цикла процессор может производить чтение/запись ЗУ, чтение/запись ВУ (внешних устройств) и др. Действия микропроцессора определяют значение разрядов т.н. восьмиразрядного словосостояния ЦП. По сигналу «Строб состояния» от системного генератора словосостояние ЦП записывается в микросхему системного контролера, выполняющего в данном микроконтроллере функцию буфера шины данных, где и хранится до окончания машинного цикла. Системный контроллер объединяет в себе буфер шины данных и логическую схему управления им. Для нормального функционирования микроконтроллера шина адреса также буферизируется с помощью микросхем буфера шины адреса (БША). Включение БША должно быть таким, чтобы все 16 разрядов шины адреса передавались с его входа на выход, поэтому данный БША состоит из двух микросхем, включенных параллельно. По заданию требуется спроектировать блок ЗУ со следующими параметрами: - объем ОЗУ 4 Кб - организация микросхем ОЗУ 4 Кбx1 - объем ПЗУ 4 Кб - организация микросхем ПЗУ 1Кбx4 Это означает, что ОЗУ должно иметь 4 Кб при использовании микросхем, позволяющих хранить 4 Кб одноразрядных слов. Соответственно и для ПЗУ. Блок ЗУ организуется по страничному принципу. Для хранения в ОЗУ 4 Кбайта необходимо 8 микросхем с организацией 4 Кбx1. Для адресации микросхем ОЗУ используются разряды А0-А11 ША. Соответственно ПЗУ будет состоять из четырех страниц, которые будут организованы на двух микросхемах. Для адресации микросхем ПЗУ используются разряды А0-А9 ША. Выбор той или иной страницы памяти производит адресный дешифратор. Для его разработки составим таблицу адресов ЗУ:
Страницы: 1, 2 |
|
© 2009 Все права защищены.